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ラティスセミコンダクター

技術文書

ラティスセミコンダクター

実用的な低消費電力CPLDデザイン

携帯型機器の開発では、消費電力を最小限に抑えることが重要な設計要件の1つになっている。本稿では、超低消費電力CPLDを活用し、組み込み機器のI/Oサブシステムが無駄に消費している電力を絞り落とすことで、バッテリ寿命を最大に延ばす技術を伝授する。

コンテンツ情報
公開日 2010/12/01 フォーマット PDF 種類

技術文書

ページ数・視聴時間 11ページ ファイルサイズ 282KB
要約
 CPLDをうまく活用すれば、組み込み機器の消費電力とPCBスペース、およびBOMコストを低減することが可能だ。本稿ではまず、これらの低減効果を得るためのCPLDの一般的な使用方法をおさらいする。次に、CPLDの待機時の消費電力を最小限に抑える手法を紹介する。

 ここではCPLDそのものの選び方に加えて、バスメンテナンス機構の適切な選択も重要だ。続いて、動作中の消費電力を削減する手法を説明する。選択的ロジックゲーティングや、「スマート」I/O設計、電源電圧の高精度管理といったアプローチが有効である。
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