半導体で加速するプロセスノード微細化、配置配線のパラダイムシフトが必要に

　半導体企業は今、16ナノメートル以下の先端プロセスノードへの移行を加速させている。その一方で課題として浮上したのが、設計ルールの複雑化だ。プロセスノードの微細化は、パフォーマンスや消費電力の改善に役立つが、そのために配線ツールで処理すべき設計ルールが倍増している。

　その影響の1つとして、全体的なパス遅延の主な原因となっている配線抵抗とビア抵抗がある。また、先端ノードのメタルレイヤーごとに配線抵抗が大きく異なるという特徴もあり、詳細配線パターンと配線レイヤーの考慮も欠かせない。こうした新たな環境に対応するには、フロー早期、つまりは配置時に配線の影響を検討しておく必要がある。そこで効果を発揮するのが、配置を重視したツールではなく、配線を重視したツールだ。

　本資料では、こうした最先端の半導体設計の課題解決に求められる、新しい配置配線パラダイムと、その実現をサポートするツールを紹介している。ディープサブミクロン配線で問題となる多数のポイントを、各配置配線設計工程で考慮できるなど、先端ノードのニーズに適した設計環境を実現し、設計収束を早めるという。